目前的電子設(shè)計大多是集成系統(tǒng)級設(shè)計，整個項目中既包含硬件整機設(shè)計又包含軟件開發(fā)。這種技術(shù)特點向電子工程師提出了新的挑戰(zhàn)。首先，如何在設(shè)計早期將系統(tǒng)軟硬件功能劃分得比較合理，形成有效的功能結(jié)構(gòu)框架，以避免冗余循環(huán)過程;其次，如何在短時間內(nèi)設(shè)計出高性能高可靠的PCB板。因為軟件的開發(fā)很大程度上依賴硬件的實現(xiàn)，只有保證整機設(shè)計一次通過，才會更有效的縮短設(shè)計周期。 本文論述在新的技術(shù)背景下，系統(tǒng)板級設(shè)計的新特點及新策略。

　　眾所周知，電子技術(shù)的發(fā)展日新月異，而這種變化的根源，主要一個因素來自芯片技術(shù)的進步。半導(dǎo)體工藝日趨物理極限，現(xiàn)已達到深亞微米水平，超大規(guī)模電路成為芯片發(fā)展主流。而這種工藝和規(guī)模的變化又帶來了許多新的電子設(shè)計瓶頸，遍及整個電子業(yè)。板級設(shè)計也受到了很大的沖擊，明顯的一個變化是芯片封裝的種類極大豐富，如BGA，TQFP，PLCC等封裝類型的涌現(xiàn);其次，高密度引腳封裝及小型化封裝成為一種時尚，以期實現(xiàn)整機產(chǎn)品小型化，如：MCM技術(shù)的廣泛應(yīng)用。另外，芯片工作頻率的提高，使系統(tǒng)工作頻率的提高成為可能。

　　而這些變化必然給板級設(shè)計帶來許多問題和挑戰(zhàn)。首先，由于高密度引腳及引腳尺寸日趨物理極限，導(dǎo)致低的布通率;其次，由于系統(tǒng)時鐘頻率的提高，引起的時序及信號完整性問題;三，工程師希望能在PC平臺上用更好的工具完成復(fù)雜的高性能的設(shè)計。由此，我們不難看出，PCB板設(shè)計有以下三種趨勢：

　　高速數(shù)字電路(即高時鐘頻率及快速邊沿)的設(shè)計成為主流。

　　產(chǎn)品小型化及高性能必須面對在同一塊板上由于混合信號設(shè)計技術(shù)(即數(shù)字、模擬及射頻混合設(shè)計)所帶來的分布效應(yīng)問題。

　　設(shè)計難度的提高，導(dǎo)致傳統(tǒng)的設(shè)計流程及設(shè)計方法，以及PC上的CAD工具很難勝任當前的技術(shù)挑戰(zhàn)，因此，EDA軟件工具平臺從UNIX轉(zhuǎn)移到NT平臺成為業(yè)界公認的一種趨勢。

　　高速數(shù)字系統(tǒng)PCB板解決方案

　　一般情況下，當信號的互連延遲大于邊沿信號翻轉(zhuǎn)閥值時間的20%時，板上的信號導(dǎo)線就會顯示出傳輸線效應(yīng)，即連線不再是顯示集總參數(shù)的單純的導(dǎo)線性能，而是呈現(xiàn)分布參數(shù)效應(yīng)，這種設(shè)計即為高速設(shè)計。

　　在高速數(shù)字系統(tǒng)設(shè)計中，設(shè)計者必須解決由寄生參數(shù)所導(dǎo)致的錯誤翻轉(zhuǎn)及信號失真問題-即時序和信號完整性問題。目前這也是高速電路設(shè)計者必須解決的瓶頸問題。

　　傳統(tǒng)的物理規(guī)則驅(qū)動

　　我們可以發(fā)現(xiàn)在傳統(tǒng)的高速電路設(shè)計中，電氣規(guī)則設(shè)定和物理規(guī)則設(shè)定是分開的。這就帶來了以下的缺陷：

　　在設(shè)計早期工程師不得不花費很多精力進行詳盡的前后端(即，邏輯建立-物理實現(xiàn))分析，以規(guī)劃出滿足電氣需求的物理布線策略。

　　高速效應(yīng)是一個復(fù)雜的課題，不能簡單的通過布線長度及并行線的控制達到預(yù)期的效果。

　　設(shè)計者必然會面對這樣的困境，帶有假象成分的物理規(guī)則在實際布線中根本不適用，他不得不反復(fù)進行規(guī)則修改，使其具有實用價值。

　　當布線完成之后，可以用后驗證工具進行分析。但如果發(fā)現(xiàn)問題，工程師必須返回到設(shè)計中，進行結(jié)構(gòu)或規(guī)則的調(diào)整。這是一個循環(huán)的冗余過程。必然會影響產(chǎn)品上市時間。

　　當設(shè)計中僅有幾根或幾十根關(guān)鍵線網(wǎng)時，物理規(guī)則驅(qū)動可以很好的完成設(shè)計任務(wù);但當設(shè)計中幾百根，甚至幾千根線網(wǎng)時，物理規(guī)則驅(qū)動的方法就根本無法勝任設(shè)計任務(wù)。

　　電子技術(shù)的發(fā)展呼喚新方法、新工具出現(xiàn)，來解決設(shè)計面臨的瓶頸問題。為解決物理規(guī)則驅(qū)動高速設(shè)計的缺陷，業(yè)界從事高速數(shù)字電路設(shè)計EDA工具研發(fā)的有識之士，在三年前提出了實時電氣規(guī)則驅(qū)動物理布局布線的構(gòu)想，從設(shè)計思想上對高速數(shù)字設(shè)計流程進行了改革。

　　全新的電氣規(guī)則驅(qū)動：互連綜合

　　互聯(lián)綜合是實時電氣規(guī)則驅(qū)動方法的一個典型術(shù)語，即在物理布局布線過程中，互聯(lián)綜合器實時根據(jù)電氣規(guī)則約束條件，進行分析，提取出滿足設(shè)計者要求的布線策略，使設(shè)計一次通過成功。這種方法通過互聯(lián)綜合將電氣需求和物理實現(xiàn)精確的集成起來，從根本上消除物理規(guī)則驅(qū)動方法的缺陷。

　　互聯(lián)綜合流程如下：

　　在工具中輸入噪聲約束及時序約束規(guī)則;

　　時序控制布局，使之滿足時序約束要求;

　　執(zhí)行信號完整性預(yù)優(yōu)化;

　　板級綜合，確保關(guān)鍵線網(wǎng)滿足電氣需求;

　　完成普通線網(wǎng)的布線;

　　布線綜合優(yōu)化。

　　通過電氣規(guī)則驅(qū)動的方法就能有效的在設(shè)計布局布線之前進行質(zhì)量評估，檢測信號失真情況，確定匹配的線網(wǎng)拓撲結(jié)構(gòu)及恰當?shù)慕K端匹配結(jié)構(gòu)和阻值。在完成布局布線后，可進行后驗證，用軟件示波器直觀的檢測波形。對于這時所發(fā)現(xiàn)的時序及失真問題，可用布線綜合優(yōu)化功能予以解決。

　　黃金工具組合及設(shè)計流程

　　現(xiàn)在有許多EDA廠商均可以提供高速系統(tǒng)PCB設(shè)計的EDA工具，幫助用戶在這一領(lǐng)域中有效的提高設(shè)計質(zhì)量，縮短設(shè)計周期。在應(yīng)用電氣規(guī)則驅(qū)動方法的EDA系統(tǒng)板級工具中具代表性的當數(shù)美MentorGraphICs公司ICX軟件包。它早提出了互聯(lián)綜合概念，也是目前業(yè)界成熟的工具組合。該軟件包有目前業(yè)界流行的即插即用的特點，它可以集成在許多廠商的PCB經(jīng)典EDA設(shè)計流程中。

　　混合信號設(shè)計解決方案

　　由于設(shè)計小型化成為時尚，消費者需要高性能、低價位的商品，廠商為適應(yīng)市場競爭，要求研發(fā)人員在盡可能短的時間內(nèi)，開發(fā)出不同種類、不同功能配置的高性能低成本的產(chǎn)品，占領(lǐng)市場。這就帶給設(shè)計者許多新的設(shè)計挑戰(zhàn)。例如：在同一塊基板上利用數(shù)模混合技術(shù)，甚至射頻技術(shù)，來實現(xiàn)設(shè)計小型化及提高產(chǎn)品功能的目的。風(fēng)靡世界的手機就是一個典型的例子。業(yè)界同樣已有相應(yīng)的解決方案-設(shè)計小組、并行設(shè)計、派生及設(shè)計復(fù)用是典型的策略。

　　傳統(tǒng)的串行設(shè)計

　　即電子工程師在完成全部前端電路設(shè)計之后，轉(zhuǎn)交給物理板級設(shè)計者完成后端實現(xiàn)。設(shè)計周期是電路設(shè)計及板級設(shè)計時間之和。 新穎的并行設(shè)計在小型化成為設(shè)計主流思想及混合技術(shù)被廣泛采納之后，串行設(shè)計方法就有些落伍了。我們必須從設(shè)計方法上進行革新，同時利用功能強大的EDA工具來輔助設(shè)計者進行設(shè)計，才能適應(yīng)及時上市的要求。眾所周知，我們每個人不可能成為所有領(lǐng)域的專家，也不可能在短時間內(nèi)將所有工作完成得好、快。設(shè)計小組的概念，在這種背景下提出，并得以廣泛的應(yīng)用。目前許多公司均采取設(shè)計小組的方法，合作進行產(chǎn)品開發(fā)。

　　即根據(jù)設(shè)計復(fù)雜程度及功能模塊的不同，將整個設(shè)計劃分成不同功能BLOCK塊，由不同的設(shè)計開發(fā)人員并行進行邏輯電路和PCB板設(shè)計;然后在設(shè)計頂層，將各個BLOCK塊終的設(shè)計結(jié)果，以“器件”的方式調(diào)入，合成一塊整板設(shè)計。這種方法稱為PCB板設(shè)計復(fù)用。通過這種方法我們不難看出，它可以極大的縮短設(shè)計周期，設(shè)計時間僅為用時多的BLOCK塊的設(shè)計時間和后端接口連接處理的時間之和。

　　工具標準化和三方工具集成

　　目前有許多廠商從事電子設(shè)計自動化(EDA)工具的開發(fā)工作，如Cadence，Synopsis，MentorGraphics為主要的EDA工具供應(yīng)商;除此之外，還有許多其他EDA廠商。EDA所涉及的領(lǐng)域很廣泛，包括網(wǎng)絡(luò)、通信、計算機、航天航空等。產(chǎn)品則涉及系統(tǒng)板極設(shè)計、系統(tǒng)數(shù)字/中頻模擬/數(shù)模混合/射頻仿真設(shè)計、系統(tǒng)IC/ASIC/FPGA的設(shè)計/仿真/驗證、軟硬件協(xié)同設(shè)計等。任何一家EDA供應(yīng)商均很難提供滿足各類用戶的不同設(shè)計需求的強的設(shè)計流程。從市場占有來看，Cadence的強項產(chǎn)品為IC板圖設(shè)計和服務(wù)，Synopsis的強項產(chǎn)品為邏輯綜合,MentorGraphics的強項產(chǎn)品為PCB設(shè)計和深亞微米IC設(shè)計驗證和測試等。

　　毫無疑問，現(xiàn)代電子設(shè)計越來越依賴EDA工具和技術(shù)，EDA廠商則采用產(chǎn)品標準化的方法來適應(yīng)用戶的這種需求，許多設(shè)計者在他的設(shè)計流程中采取多家公司的強項產(chǎn)品，組成佳的設(shè)計流程。各EDA廠商紛紛提高自己的強項產(chǎn)品的兼容性和集成三方產(chǎn)品的能力，來適應(yīng)用戶的潛在需求。

　　派生技術(shù)

　　以民用產(chǎn)品為主的廠商，為適應(yīng)不同層次用戶的需求，往往需要開發(fā)不同功能、不同檔次的產(chǎn)品去占有市場。過去針對不同功能的產(chǎn)品開發(fā)，我們經(jīng)常采用不同的設(shè)計流程來分別實現(xiàn)，即用不同設(shè)計數(shù)據(jù)生產(chǎn)不同功能的板子來實現(xiàn)產(chǎn)品。缺點是成本加大及設(shè)計周期延長，同時增加了產(chǎn)品人為的不可靠因素。

　　現(xiàn)在許多廠家采用派生技術(shù)來解決以上問題，即用同一個設(shè)計流程數(shù)據(jù)派生出不同功能系列的產(chǎn)品，從而達到降低成本、提高質(zhì)量的目的。

　　為了適應(yīng)用戶的這種需求，許多EDA廠商均在自己的產(chǎn)品中增加了派生規(guī)則檢查(DRC)功能，如：MentorGraphics的BoardStation，Zuken-Redac等，以BoardStation為例，它提供了完整的，從前端電路設(shè)計的派生功能模塊分配，到后端的物理布局規(guī)則檢查、產(chǎn)生不同派生產(chǎn)品的元器件清單表、生產(chǎn)加工數(shù)據(jù)、光繪數(shù)據(jù)及加工裝配圖等，從而徹底結(jié)束了這類設(shè)計困擾。

來源：集成系統(tǒng)PCB板設(shè)計的新技術(shù)